模块一 数字芯片后端设计基础 1
1.1 CMOS工艺介绍 1
1.2 数字芯片设计基础理论 4
1.2.1 晶体管级电路设计 4
1.2.2 门级电路设计 6
1.2.3 模块级电路设计 7
1.2.4 芯片级电路设计 7
1.3 标准单元库介绍 9
1.3.1 物理库 9
1.3.2 时序库 10
1.3.3 功耗库 12
1.3.4 噪声库 12
1.3.5 标准单元库设计 12
1.4 数字芯片设计流程介绍 13
1.5 数字后端EDA工具介绍 14
1.6 模块小结 22
1.7 习题 22
模块二 逻辑综合 23
2.1 逻辑综合概念 23
2.2 逻辑综合流程 24
2.3 逻辑综合项目实践 25
2.4 模块小结 30
2.5 习题 30
模块三 形式验证* 31
3.1 形式验证概念 31
3.2 形式验证应用 31
3.3 形式验证流程 32
3.3.1 理解形式验证流程 32
3.3.2 读入设计 33
3.3.3 创建约束 34
3.3.4 匹配比较点 34
3.3.5 验证比较点功能的一致性 35
3.4 形式验证项目实践 36
3.5 模块小结 40
3.6 习题 40
模块四 可测试性设计* 41
4.1 扫描链插入及ATPG 41
4.1.1 扫描链 41
4.1.2 ATPG 44
4.2 BIST 45
4.3 DFT电路生成步骤 47
4.4 DFT项目实践 51
4.5 模块小结 56
4.6 习题 56
模块五 布局布线 57
5.1 数据准备 57
5.1.1 标准单元/宏单元/I/O单元 57
5.1.2 工艺文件 58
5.1.3 电阻电容模型文件 58
5.1.4 门级网表文件 58
5.1.5 设计约束文件 58
5.1.6 I/O单元位置设置 59
5.1.7 数据准备项目实践 59
5.2 布图规划设计 60
5.2.1 芯片尺寸确定 61
5.2.2 I/O单元位置确定 62
5.2.3 电源I/O单元的位置确定 63
5.2.4 存储IP布局布线 63
5.2.5 IP的布局布线考虑 64
5.2.6 禁止布局设置 65
5.3 电源规划设计 65
5.3.1 电源网络规划 65
5.3.2 数模混合和多电源多电压供电电源规划 67
5.3.3 芯片布图规划项目实践 68
5.4 布局 74
5.4.1 布局前的检查和设置 74
5.4.2 扫描链重排 75
5.4.3 布局优化 76
5.4.4 检查布局后拥塞 77
5.4.5 检查布局后的时序 79
5.4.6 布局项目实践 79
5.5 时钟树综合 82
5.5.1 时钟树的概念 82
5.5.2 时钟树的两个目标 84
5.5.3 时钟偏差均衡的几种情况 84
5.5.4 时序/功耗/扫描链/拥塞优化 86
5.5.5 时钟树布线和非默认规则布线 88
5.5.6 时钟树综合项目实践 89
5.6 布线 92
5.6.1 全局布线 92
5.6.2 布线轨道分配 92
5.6.3 详细布线 93
5.6.4 布线项目实践 93
5.7 工程变更命令 96
5.7.1 修复时序问题的ECO 96
5.7.2 功能修改的ECO 97
5.7.3 预留芯片流片后的ECO 98
5.8 层次化设计 98
5.8.1 虚拟布局和子模块划分 98
5.8.2 子模块的引脚设置 100
5.8.3 子模块的布局布线实现策略 102
5.9 模块小结 103
5.10 习题 103
模块六 物理验证 104
6.1 DRC 104
6.2 ERC 105
6.3 LVS检查 106
6.3.1 LVS检查流程 106
6.3.2 LVS错误类型 109
6.4 物理验证项目实践* 109
6.5 模块小结 112
6.6 习题 112
模块七 RC参数提取* 114
7.1 RC参数提取的电路模型 114
7.2 RC参数提取流程 115
7.3 RC参数提取项目实践 116
7.4 模块小结 118
7.5 习题 118
模块八 静态时序分析 119
8.1 静态时序分析的基本知识 119
8.2 时序约束相关文件介绍 122
8.3 静态时序分析的基本流程 122
8.4 实例报告解读 123
8.5 功耗优化与ECO时序修复 124
8.6 静态时序分析案例 126
8.7 模块小结 129
8.8 习题 129
模块九 仿真验证 130
9.1 仿真工具 130
9.2 功能仿真 130
9.3 时序仿真* 137
9.4 模块小结 140
9.5 习题 140
模块十 芯片流片前签核 141
10.1 签核 141
10.1.1 签核的主要工作 141
10.1.2 签核的要点 141
10.1.3 签核检查清单 142
10.2 时序验证* 142
10.2.1 反向标定 142
10.2.2 时序分析与功耗分析 143
10.2.3 时序分析与信号完整性 143
10.2.4 用MMMC做时序验证的方法 143
10.2.5 用MMMC做时序验证的实例 146
10.3 物理验证与芯片组装 148
10.3.1 设计规则检查 148
10.3.2 光刻检查与可制造性设计 149
10.3.3 电路检查* 149
10.3.4 芯片集成 149
10.4 形式验证与ECO 150
10.4.1 形式验证 150
10.4.2 ECO 151
10.5 数据交换及检查 152
10.5.1 数据交换 152
10.5.2 检查内容及方法 153
10.6 模块小结 153
10.7 习题 153
模块十一 数字芯片后端设计全流程
项目实践 154
11.1 SPI模块项目实践 154
11.1.1 逻辑综合 154
11.1.2 DFT 157
11.1.3 形式验证 161
11.1.4 ICC后端设计脚本和数据目录结构 163
11.1.5 准备数据和变量设置 164
11.1.6 布图规划和创建电源网格 165
11.1.7 保存设计并输出布图规划 170
11.1.8 标准单元的布局和优化 172
11.1.9 时钟树综合 173
11.1.10 布线及优化 174
11.1.11 DRC及LVS检查 177
11.1.12 静态功耗分析 180
11.1.13 输出版图数据 181
11.1.14 用Star-RCXT提取RC参数 182
11.1.15 PT STA 183
11.2 ADC芯片项目实践* 184
11.2.1 数据设置 184
11.2.2 设计规划 186
11.2.3 标准单元的布局和优化 192
11.2.4 时钟树综合 194
11.2.5 布线及优化 195
11.2.6 RC参数提取 197
11.2.7 PT STA 197
11.2.8 DRC及LVS检查 200
11.3 JPEG编码器模块项目实践 202
11.3.1 逻辑综合 202
11.3.2 数据设置 204

11.3.3 设计规划 208
11.3.4 标准单元的布局和优化 210
11.3.5 时钟树综合 211
11.3.6 布线及优化 212
11.3.7 RC参数提取 214
11.3.8 PT STA 214
11.3.9 DRC及LVS检查 214
11.4 模块小结 216
11.5 习题 216