SystemVerilog是当前国内外被广泛使用的数字集成电路验证语言，它可以高效地对被测设计进行受约束的随机测试，从而在尽可能短的时间内达到令人满意的代码覆盖率和功能覆盖率。熟练掌握 SystemVerilog语言是进一步学习UVM 验证方法学的基础。 本书比较全面地讲解了SystemVerilog语言和面向对象编程。全书共分为10章，分别为验证导论、程序块和数据类型、过程语句和例程、接口和断言、面向对象编程、随机化、进程间通信、功能覆盖率、编写层次化测试平台、直接编程接口。为了更好地衔接UVM的学习，本书使用SystemVerilog实现了UVM 中的配置数据库、测试登记表、代理类和工厂机制（包括重写功能）。通过阅读本书中的简化UVM代码，读者可以更快速、清晰地理解UVM常用机制的底层实现原理，为后续系统学习UVM验证方法学打下坚实的基础。 本书适合作为高等院校集成电路、微电子、计算机相关专业的教材，同时适用于具有一定Verilog HDL编程基础的人员参考使用，也可以作为数字集成电路验证工程师的语法参考手册。